\frameforsection[t]{
  \renewcommand\currentblocktitle{半加器与全加器}
  \outonlyblock{
    \begin{itemize}
      \item 半加器：只考虑相加的两个1位数a,b两个输入，相加的结果用c（进位）和s（和）表示\\
	$c=ab,s=a\oplus{}b$
      \item 全加器：输入为a,b(两个加数),cin(进位)，输出为cout(进位)和s(和)
      \item 全加器与半加器的关系\\
	全加器可以由3个半加器构成或2个半加器+1或门构成
      \item 使用半加器构造全加器时的传递信号（p信号）与生成信号（g信号）\\
	\begin{enumerate}
	  \item p信号：a+b时的和信号
	  \item g信号：a+b时的进位信号
	\end{enumerate}
	这两种信号在构建快速加法器时可以利用
    \end{itemize}
  }
  \renewcommand\currentblocktitle{行波进位加法器}
  \outonlyblock{
    \begin{itemize}
      \item 这是一种利用多个全加器的进位串行，实现多位数加法的电路
      \item 这种方式对于位数较多的情况，运算速度会很慢，与n成正比
      \item 快速运算技术将使延迟时间降低至$\log(n)$
    \end{itemize}
  }
  \renewcommand\currentblocktitle{\hypertarget{2-1}{多位加法器的行为描述}}
  \outonlyblock{
    \twocolumns{
      \outfigure{.8}{多位数加法Verilog代码.png}
    }{
      \begin{itemize}
	\item 多数情况下，使用这里的行为描述(+运算符)，综合器就能根据+自动识别加法运算，会使用内置的优化程序，综合成很高效的电路
	\item 实际设计时，并不需要使用行波进位加法器那样描述电路，若要那样，综合器将会按普通的逻辑电路进行综合，而不会
	  专门调用加法优化算法进行综合
      \end{itemize}
    }[c]
  }
}
